数字逻辑电路实验
程序控制反馈移位寄存器 改用Verilog通知

各位同学： 

   本实验内容中原ABEL语言部分改为Verilog语言，相关参考资料见附件。
 

附件：1  Verilog语言讲义 2010.10 v1.0.doc 文件大小：289280
附件：2  ispLEVER中Verilog设计详解.pdf 文件大小：1122225
附件：3  Verilog HDL语言设计数字逻辑电路参考资料之一.pdf 文件大小：189610
附件：4  verilog语言参考资料之二.pdf 文件大小：587463